<p>【福田昭のセミコン業界最前線】 2022年も、半導体はおもしろい(後編)</p><p>【福田昭のセミコン業界最前線】2022年も、半導体はおもしろい(後編)</p><p>筆者が注目するテーマ(キーワード)を紹介する「半導体はおもしろい」のシリーズ、2022年版の後編をお届けする。前編では、以下の5つのキーワードについて解説した。</p><p>「微細化」とは半導体製造技術で加工可能な寸法が細くなることを意味する。寸法は、半導体ウェハの表面に平行な方向(「横方向」とも呼ぶ)で定義する。トランジスタの大きさであったり、配線の幅であったり、コンタクト(電極)の直径であったりする。微細化には共通認識となる世代(技術ノード)があり、2022年3月時点で量産中の最先端世代は「5nm世代(「N5世代」とも呼ぶ)」となっている。 「微細化」が限界に達するのは、粗く言ってしまうと微細化によるメリット(利点)がなくなってしまうからだ。西暦2000年以前には、「消費電力の低減」、「動作周波数の向上」、「集積規模の拡大」、「集積密度の向上」といった豊富な果実を微細化によって入手できた。 ところが7nm世代～5nm世代では、微細化による果実がほとんど収穫できない。辛うじて収穫できるのは、「集積密度の向上」だけだろう。「消費電力の低減」、「動作周波数の向上」、「集積規模の拡大」は、微細化以外の要素技術の開発によってもたらされている。 技術世代(技術ノード)と、製造プロセス(ウェハ処理)コストの推移(予測)。微細化によって世代ごとの30%もコストが上昇する。研究開発機関のimecが2019年6月に国際学会VLSI技術シンポジウムで発表した論文(T15-3)から この結果、微細化によって製造プロセス(ウェハ当たり)のコストが世代ごとに30%前後も上昇するという、憂慮すべき事態が進行している。シリコンダイ面積を前の世代よりも30%縮小しないと、ダイ当たりの製造コストが前の世代と同じにならない。微細化によって集積密度が2倍(一般的な目安)に増えても、同じコストで作れる面積が0.7倍だと、同一コストで製造できる集積規模(トランジスタ数)は1.4倍にとどまることになる。 さらに心配なことがある。将来世代の姿が以前に比べると見えなくなっているのだ。半導体製造技術の研究開発では過去、量産中の最先端世代よりも「2世代」進んだ量産技術(次々世代技術)が「かなり確実に」見えていた。しかし最近では、「次々世代は確実」という前提が崩れてきた。あるいは、将来世代の定義を変更することで「次々世代は確実」という前提を維持しようとしているように見える。 2022年(今年)は、3nm世代の量産開始が確実視されている。にもかかわらず、2nm世代の量産技術の姿は従来に比べると確実になっていない。その先は五里霧中だ。ひょっとしたら、量産に適用する技術世代は2nm世代が最後となるかもしれない。 チップレットが「ムーアの法則」を継続させる 3番目のテーマである「チップレット」は、「微細化の限界」と密接に関連している。チップレットの定義は曖昧だが、ここでは以下のように定義しよう。本来であれば技術的にシングルダイのSoCで製造可能なチップを、何らかの理由で複数の小さなダイ(ミニダイ)に分割し、SoCと同様の性能を備えたモジュールで実現することを指す。 従来、複数のシリコンダイで構成したモジュールは「マルチチップモジュール」と呼ばれてきた。チップレットはマルチチップモジュールの一種ではあるものの、成り立ちが違う。マルチチップモジュールは、製造技術の大きく異なる複数の半導体ダイを1個のモジュールにまとめた製品という性格が強い。例えばパワー半導体(シリコンではなく、化合物半導体のこともある)デバイスとシリコンの制御回路チップを組み合わせたり、ロジックのチップとメモリのチップを組み合わせたり、といったモジュールが開発されてきた。 これに対してチップレットは、以前の製造技術世代ではSoCで実現していたチップ(シングルダイ)を、技術世代を進めるときに複数の小さなチップ(ミニダイ)に分割する。和文では単数形と複数形の区別が難しいので分かりにくいが、英文では個々のミニダイを「Chiplet」と表記し、ミニダイを組み合わせたモジュールを「Chiplets」と表記して区別している。 シングルチップのSoCで実現できるものをわざと複数のチップレットに分割するメリットあるいは理由はいくつか存在する。SoCの内部回路には微細化が難しい回路ブロックが含まれているからだ。その代表が入出力回路である。入出力インターフェイスは共通の技術仕様に準拠することが多い。例えば電源電圧が決まっている。SoCに残しておくと入出力回路は製造技術の微細化を進められず、SoCに占める面積が相対的に増大してしまう。 そこで入出力回路はミニダイに切り出して微細化せず、ロジックなどの微細化に適したミニダイに次世代の製造技術を適用する。プロセスコストの高い次世代技術を適用するシリコンの面積が大幅に減るので、モジュール化のコストを差し引いても、SoCに比べると製造コストが下がる。 この考え方をさらに進めると、ロジックだけでもシングルチップ(SoC)に比べるとチップレットの製造コストが低い、というケースが出てくる。ハイエンドのマイクロプロセッサが性能向上のためにCPUのコア数を増やすケースを想定しよう。2021年8月に開催された国際学会「Hot Chips 33」でAMDがこのようなケースを説明している。 CPUコアを数多く搭載した巨大なシリコン面積のシングルダイ(SoC)を4枚のチップレット(ミニダイ)に分割する。ミニダイには区別はなく、同じ回路を載せる。同じ大きさのウェハから、シングルダイでは13枚、ミニダイでは45枚のシリコンダイを製造できると仮定する。単純計算では13枚の4倍で52枚になるが、実際にはオーバーヘッドがあるので45枚というのは現実的だろう。 ウェハ当たりの欠陥数を7個と仮定する。すると実際の取れ高は、シングルダイが6枚、ミニダイが38枚になる。シングルダイと同等機能のチップレット(モジュール)は9個となり、シングルダイよりも多く作れる。すなわち製造コストが下がる。 CPUコアを数多く搭載した巨大なシリコン面積のシングルダイ(SoC)を4枚のチップレット(ミニダイ)に分割する。ウェハ当たりの欠陥数を7個と仮定すると、シングルダイは6枚、シングルダイと同等のチップレット(モジュール)は9個、作れることになる。なお上図の右下では計算値よりも多い12個のチップレット(モジュール)が作れるように描かれているが、理由は不明である。2021年8月に開催された国際学会「Hot Chips 33」でAMDが「Enabling Moore’s Law’s Next Frontier Through Heterogeneous Integration」のタイトルで講演したスライドから チップレット技術はシリコンダイの微細化が限界を迎えつつある現在、「ムーアの法則」を牽引する有力候補となりつつある。それはミニダイを垂直方向に積層した3次元(3D)のチップレット技術である。積層するミニダイの枚数を増やすことで、実質的な集積密度と集積規模(トランジスタ数)を拡大できる。現在は、積層したミニダイの枚数は2枚とそれほど多くない。今後の研究開発に期待がかかる。 機械学習が半導体の産業と技術を力強く牽引 4番目のキーワード(テーマ)は「機械学習(深層学習)」である。本シリーズの2018年版では「深層学習(ディープラーニング)」、2020年版では「AI(機械学習)ハードウェア」のキーワードで扱っていた。産業(市場)と技術(研究開発)の両面で、半導体にとって極めて重要なテーマだと言える。 本シリーズの2020年版では、「AIハードウェア」について「AIハードウェアの研究ブームがこの先、どこまで続くかはまだ不透明だ」と懸念を表面していた。しかし幸いなことに、この懸念は杞憂に終わった。それどころか、機械学習は人類文明の進化を後押しする基幹技術となりつつあるように見える。そして半導体の産業と技術を力強く牽引している。この状況は人類文明の終わりまで、続くかもしれない。 半導体技術の主な国際学会における機械学習関連の投稿論文数と採択論文数の推移。2010年代後半から、投稿論文数が急激に増加している。対象とした国際学会はISSCC(2020年以降、カテゴリは「機械学習」)、VLSI Technology(2019年までは「新コンピューティング向けデバイス」、2010年以降は「AI向けデバイス」のカテゴリ)、VLSI Circuits(「プロセッサとSoC、機械学習」のカテゴリ、人工知能以外の論文を含む)。各学会の報道機関向け資料からまとめたもの 半導体技術の主な国際学会で機械学習(および人工知能)関連の論文が増加したのは、2010年代半ばのことだ。2019年に本コラムでご報告したように、国際学会VLSIシンポジウムで発表された機械学習および人工知能関連の採択論文は、2011年～2015年は3件以下だったのに対し、2016年は5件、2017年は8件、2018年は18件、2019年は23件と増加した。 関連記事</p>